攻芯计 | 英雄与帮凶之外 它们选择成为搅局者

Release time:2019-12-09
author:AMEYA360
source:与非网
reading:2362

  所有不甘平庸的少年一样,在面对成为英雄与帮凶的选择题时,可能是命运无常,现实过于残酷,亦或是太渴望找到归属。于是,他为自己亲笔写下第三种选项——搅局者。

攻芯计 | 英雄与帮凶之外 它们选择成为搅局者

  在俄罗斯,利莫诺夫选择跌宕起伏的人生,是流氓也是迷惘青年领袖,他是荒诞计划经济时代下的搅局者;在美国,Donald Trump 利用社交媒体平台,疯狂输出时政观点与议程,毫无保留,成为沉闷与守旧规则下的一剂春药。

  如果疯癫与表演型人格注定成为搅局者特质,那前提必须是他们已足够强大。半导体产业以相对较高的技术壁垒与市场门槛,不出意外成为搅局者们实现雄心壮志的绝交战场,而中美贸易战则是引爆“抢摊半导体”行动的导火索。

  纵观 2019 半导体产业局势,以 BTA(百度,腾讯,阿里巴巴)为首的传统软件巨头,以及华为与海康威视为代表的硬件终端巨头,形成两股势力,分别高举造芯大旗,在“中国制造 2025”士气高涨的风口,上演一出出“攻芯计”。

  本文以“搅局者”为题,试图还原半导体搅局者们的那些收获与舍弃,前行与困境,以及之于产业已有生态的正向或负面影响,只为呈现正在走向多元,且越来越盘根交错的中国半导体。

  BTA 攻芯计

  云计算与人工智能汹涌而至,如何秒级处理人脸、视频、车辆等多维数据,拉通边缘计算与数据中心后台运算,以赋能终端准确研判,并推进相关应用的落地,是产业链上下游企业的机遇,也是急需解决的痛点。

  其中,互联网科技巨头百度、腾讯与阿里巴巴,依此投身云计算与人工智能浪潮,并分别推出“Cloud + AI”平台。与此对应的是,谷歌、亚马逊与微软,也均各自推出云计算与人工智能服务,并迅速成为全球云计算领域的 Top 5 供应商。

  据海外知名半导体行业论坛分析师 Daniel Nenni 直言,面对系统供应商秒级数据处理的需求,快速响应用户与试产该变动,以及海量软件叠加时的兼容性问题,传统芯片设计厂商稍有落伍,且反应相对滞后,甚至无法满足需求。

  因此,谷歌自研张量神经处理器(Tensor Processor Unit, TPU),应用于海量数据运算,目前已迭代至第三代;同时,亚马逊推出代号为 Gravition 的处理器,专注云计算服务器;微软则选择投资新兴服务器处理器的芯片设计厂商 Graphcore,布局半导体厂商。

  同理可知,本土 BTA 不约而同,进军半导体产业的初衷,即面对新技术浪潮所产生的数据负担与兼容等问题时,发挥资金、研发与市场的强大协同效应,启动造芯行动,以获得更大的主动权,同时规避中美贸易战等不稳定因素所形成的风险。

  百度

  2018 年 7 月,百度在 2018 年度 AI 开发者大会上,宣布推出代号为“昆仑”的中国首款云端全功能 AI 芯片,正式入局半导体。

  据悉,昆仑包含的 CPU、GPU 以及 FPGA 加速器均由百度自研,并采用 14 纳米工艺,由三星代工,拥有 512GB/s 内存带宽,可在 100 瓦特功耗下,提供 260Tops 性能。

  此外,昆仑除了满足包括深度学习在内的云端计算需求外,还可广泛运用于语音识别、自动驾驶、智能终端大规模集群、以及自然语言处理(Natural Language Processing)等基于人工智能的应用场景。

  而在今年 7 月举行的 AI 开发者大会上,百度披露昆仑已流片完成。此外,会上发布代号为“鸿鹄”的语音 AI 芯片,采用 HiFi4 自定义指令集,双核数字信号处理器(DSP),可实现离线语音识别、语音唤醒、远场阵列信号实时处理等功能。计划在车载与智能家居等场景落地。

  架构与平台方面,昆仑基于百度 Apollo(注:下称“阿波罗”)平台运行,该平台通过传感器融合设计方案及车端海量数据训练,以实现汽车智能化升级,与无人驾驶的多场景应用。因此,百度将昆仑定位为 AI 通用芯片,存在行自动驾驶专用芯片之实的嫌疑。

  值得一提的是,英伟达发布全球首个自动驾驶处理器 Nvidia DRIVE Xavier,号称可秒级处理百亿级数据量,同时能耗仅 30 瓦特。合作伙伴除了德国采埃孚(ZF,汽车电脑供应商)之外,百度阿波龙也被纳入其中,目标是构建中国无人驾驶平台。

  另外,百度与华为合作,提出深度学习平台 PaddlePaddle(注:下称“飞浆”),提供大规模稀疏场景数据学习,以及端到端高速推理引擎,鸿鹄也可在该平台上运行。值得注意的是,飞浆运行于华为海思芯片之上,发挥各自软硬件方面的优势。

  同时宣布的还有与英特尔基于 Nervana 神经网络处理器方面的合作,即百度下一代 AI 计算软件与硬件将基于 Nervana 处理器展开。英特尔方面会基于飞浆平台,设计可用于智能家居等终端芯片。据悉,百度 AI 摄像头使用英特尔 Movidius 芯片。

  虽然百度已退出 AI 领域的通用(昆仑)与专用(鸿鹄)芯片,且也通过与 GPU(英伟达)与 CPU(英特尔)巨头,以及移动端芯片设计新贵(海思)深度合作,布局自动驾驶、智能家居等 AI 细分领域。

  对于其是否有具有芯片研发实力,以及是否存在玩票性质的疑问,有业内人士分析称,百度与多方合作,不排除资源互换的可能,即百度提供平台,而芯片厂商则为百度设计流片,并贴上百度标签。

  至于百度芯片业务是否会与百付宝(对标支付宝)、百度外卖(对标美团)等存在相似的宿命,大可交给未来的时间来验证。

  阿里

  与百度进军半导体同样热情满满的还有阿里。其在 2018 年云栖大会上宣布正式入局芯片产业,并成立平头哥半导体公司,聚焦人工智能芯片与嵌入式处理器,为阿里好大的云计算与物联网业务提供支撑。

  早前,阿里通过子公司达摩院,在中兴被美国制裁事件风口,全资收购中天微,后者是中国内地唯一具有自主嵌入式 CPU IP 核心的公司。因此,可看出阿里进军半导体产业的主要原因是业务需要以及规避受制于人的风险。

  与百度稍显粗放的造芯计划,阿里在半导体布局的节奏感更为合理。

  进入 2019 年,平头哥开启输出模式。7 月,发布基于 RISC-V 的处理器 IP 核,代号为玄铁 910,官方参数显示,玄铁 910 支持 16 核,主频 2.5GHz,运用于处理器后性能提升 100%,同时设计成本降低 50%以上。

  玄铁 910 可融入至高端芯片设计过程中,由于采用的 RISC-V 是基于精简指令集原理的开源硬件指令集架构,完全开源 IP Core,开发者可免费下载 FPGA 代码,进行专用芯片的定制与创新。据悉,玄铁 910 计划应用于 5G、人工智能与自动驾驶等细分领域。

  8 月,阿里发布无剑 SoC 芯片平台。该平台提供集架构、基础软件、算法与开发工具全栈式解决方案,可将芯片设计成本降低 50%,周期压缩 50%。此外,该平台通过异构计算,针对不同的场景提供对应的加速器。如:音频与视频对接不同的加速器。

  9 月云栖大会上,平头哥正式交出完整芯片解决方案——含光 800,寓意含而不露,光而不耀,官方号称其为全球最强 AI 芯片。在业界标准的 ResNet-50 测试中,该芯片性能达到 78563IPS,比目前业界最好的 AI 芯片性能高 4 倍;能效比 500IPS/W,是第二名的 3.3 倍。

  含光 800 性能突破得益于软硬件的协同创新:硬件层面采用自研芯片架构,通过推理加速等技术有效解决芯片性能瓶颈问题;软件层面集成了达摩院先进算法,针对 CNN 及视觉类算法深度优化计算、存储密度,可实现大网络模型在一颗 NPU 上完成计算。

  据悉,含光 800 已应用于阿里内部核心业务中。实时处理杭州主城区交通视频,需要 40 颗传统 GPU,延时为 300ms,使用含光 800 仅需 4 颗,延时降至 150ms。拍立淘商品库每天新增 10 亿商品图片,使用传统 GPU 识别需 1 小时,使用含光 800 后可缩减至 5 分钟。

  至此,通过玄铁 910、无剑 SoC 芯片平台以及含光 800 的发布,阿里已将芯片设计全链拉通,端云一体全栈产品系列初步成型,实现对处理器 IP、一站式芯片设计平台和 AI 芯片等芯片设计全流程覆盖。

  虽然阿里目前推出的半导体产品与服务在数据上一骑绝尘,但衡量芯片优劣除了跑分数据,还需考虑市场占有率等因素。作为互联网公司,阿里芯片可能仅应用于自家数据中心服务器中,并不对外销售,而后续芯片迭代所需的人力与资金如何保证?也是亟待解决的问题。

  另外,所谓相当于 10 个传统 GPU,肯定是针对特定任务而言的,应用范围必然受限。也就是说,在大多数问题上实现不了该性能。况且,还拉上英伟达已经停产的 P4 来比对,着实需要对公关水平打个问号。

  腾讯

  相较于阿里与百度在技术演进方面的激进,腾讯无论是在物联网还是人工智能战场,反应均稍显滞后。虽然其在 AI 与云计算方面均有业务布局,但目前并未正式涉足芯片领域。

  已知的消息是,今年 3 月,腾讯投资位于上海的 AI 芯片初创公司——燧原科技。该公司专注云端数据中心的深度学习高端芯片设计,采用自主研发的独特创新架构,具有高算力、高能效比、可编程、低成本、支持主流机器学习框架等特点,优化云端 AI 训练。

  其实早在去年 5 月,马化腾在接受采访时表示,半导体产业链离腾讯太远,其主要优势是海量数据,或许可以通过用户对芯片的需求,来倒逼芯片设计。对于因美国禁令而入局半导体产业的企业,他认为备胎计划有必要,但也存在用不上造成资源浪费的风险。

  硬件厂商攻芯计

  相对于互联网巨头在芯片领域的长驱直入,硬件厂商在面对美国“卡脖子”的既定事实,以及业务布局与拓展过程中的芯片需求时,也同样迈出造芯的步伐。其中,包括被美国政府直接下发“出口禁令”的华为与海康。

  就对芯片解决方案需求的紧急程度而言,硬件厂商相较互联网企业具有更多理由,搅局半导体产业。可能受市场公关因素影响,相比之下,硬件厂商进军芯片领域的声势相对较弱,但在落地与实用性方面,它们则具有相当优势。

  华为

  首先需要说明的是,作为华为全资子公司,海思在华为芯片版图中负责移动终端,以及包括安防摄像头与智能家居在内的物联网终端设备。

  该版块在 2019 年最大亮点即为发布麒麟 990 与巴龙 5000(基带)的 5G 解决方案,双 7 纳米工艺加成,目前已应用在华为 nova6 手机中,后续也将广泛部署于多款华为 5G 机型。

  据悉,麒麟 990 最高主频 2.86GHz,业内首次商用 16 核 Mali-G76 GPU,首创大核+微核 NPU(自研达芬奇架构),拍照可实现单反级硬件降噪等。网络层面,巴龙 5000 采用 NSA/SA 双模架构,FDD/TDD 全频段接入,理论最高下载速率可达 2300Mbps。

  专用 AI 芯片方面,华为于今年 8 月推出代号为“昇腾 910”的 AI 芯片,采用了 7nm+ EUV 工艺,以及自研达芬奇架构。华为官方在发布时提到,昇腾 910 的运算能力相当于 50 个当前最前的 CPU,它的训练速度也是比目前最强的 AI 芯片还要强 50%-100%。

  此外,昇腾 910 的 FP16 算力达 256 Tera-FLOPS,INT8 算力达 512 Tera-OPS。其达到规格算力所需功耗仅 310W,低于设计规格的 350W。目前,昇腾 910 已用于实际 AI 训练任务中,与现有主流训练单卡配合 TensorFlow 相比,显示两倍的性能提升。

  据悉,昇腾系列 AI 芯片有 Mini、Lite、Tiny 和 Nano 四个版本。据了解,Nano 系列 AI 芯片将会投入到智能穿戴中,而 Tiny 系列则会和麒麟 990 处理芯片结合,未来会整合到智能产品和一些智能家具产品中。

  路由器芯片方面,华为在今年 8 月的开发者大会上,正式发布凌霄 WiFi-loT 芯片,该芯片将于 2019 年底上市,并计划向合作伙伴开放使用。据悉,相较于早已投入使用的凌霄主芯片,此次凌霄 WiFi 芯片将首次对外销售。

  凌霄并非单一类型芯片。目前已有路由 CPU、路由 WiFi 和电力猫芯片系列产品。其中网线类系列是路由芯片,电力线类为电力猫芯片,搭配 PLC Turbo 技术可以有效抑制电器噪声。以上在 2018 年就已经成熟,并已商用于华为 Q2 Pro、WS5200 增强版等产品。

  最后,服务器芯片方面,华为于今年 1 月,发布兼容 Arm 指令集且代号为“鲲鹏 920”的芯片,配备 64 个物理核心。从跑分结果来看,单核 CPU 算力基本与同期 X86 架构的主流服务器芯片持平,但整体多核多线程性能则优势明显。

  值得注意的是,鲲鹏处理器的应用场景,已从服务器扩展至完整软硬件计算架构平台,以及云服务生态。服务器方面,该芯片已应用于泰山 2280,泰山 5280,泰山 X6000 等型号。而未来华为云的全部基础服务和大量的主要服务都会基于鲲鹏来构建。

  华为芯片版图除了所谓麒麟、凌霄、鲲鹏与巴龙四大天王之外,还包括共享单车上常用的 Nbiot 芯片,电视里面的智能芯片,鸿鹄视频显示芯片等,在此不一一展开。

  海康威视

  如果华为面对美国“出口禁令”时还存在相当底气,那么海康身处同样困境中时,更多的可能是无奈与焦虑。

  作为全球视频监控领域排名第一的企业,媒体曾以海康 80%的芯片来自于国内,且海思为其供应了超过 70%的芯片份额为由,得出美国禁令对海康影响不大的结论。据与非网了解,海康目前高端芯片多来自英伟达,中高端是海思,中低端来自北京君正、富瀚微等国内企业。

  但与此同时,海康官方表示,公司早已全面开展美国原器件的替代工作,并且对国内供应商给予更多倾斜。在库存方面,去年中兴事件之后就做了准备,原材料存货增长约 90%,库存商品增长约 30%,以应对可能出现的情况。

  看似矛盾的两方态度背后,折射出海康在芯片领域受制于人的窘境。早在禁令发布前,海康就已投资收购了联芸科技 41.63%股权,以大力发展生产 SSD 芯片。同时,也与富瀚微成为关联企业,但并能在中高端芯片市场有所斩获。

  好消息是,海康总裁胡扬忠针对美国禁令的电话会议中表示,公司在考虑自研芯片,也做了一些工作。另外,芯片不神秘,由于现在 IP 共享的策略,芯片已经没有那么复杂。在 1994 年的时候我们就做过芯片设计。如有必要,将重启芯片自研行动。

  写在最后

  对于传统半导体设计厂商而言,好消息是以上企业大部分产品均自给自足,暂时并没有大规模外售计划,因此短期内较难形成正面竞争的局面。

  坏消息是,以上均是软硬件领域的头部企业,芯片的内部消化,意味传统芯设计厂商的市场范围逐渐变窄,而开放的生态环境,意味更多企业可能投入其中,行业可能会重新洗牌。

  但特别之于软件行业的搅局者而言,在没有外售计划以及本身数据中心等业务体量,还无法在经济方面完全支持芯片设计的烧钱游戏,良性商业模型的构建随之成为巨大挑战。

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芯片Layout中的Guard Ring是什么?
  在芯片设计中,Guard Ring(保护环) 是一种环绕在敏感电路或器件(如模拟电路、高精度器件、存储器单元、I/O驱动器等)周围的版图结构,形成关键的“隔离带”。它的核心使命是提高电路的可靠性、性能和抗干扰能力,是复杂芯片(尤其是混合信号芯片、高可靠性芯片)成功量产的关键因素之一。  Guard Ring的物理构成  Guard Ring并非单一结构,而是由多个精心设计的物理组件协同构成:  1衬底接触环  采用高掺杂的P+区域(P型衬底)或N+区域(N型衬底/深N阱)。其核心作用是提供到半导体衬底的低阻连接。它能有效收集衬底中不需要的少数载流子,防止其干扰被保护电路,稳定衬底电位,减少衬底噪声耦合,并为潜在寄生电流提供泄放路径。  2阱接触环标题  采用高掺杂的N+区域(N阱)或P+区域(P阱)。它提供到阱的低阻连接点,稳定阱电位并收集阱中产生的少数载流子。在双阱工艺中,N阱接触环本身就能阻挡衬底中的少数载流子(空穴)进入N阱。  3隔离结构  通常指浅沟槽隔离或深沟槽隔离。它在物理上分隔保护环内外的区域,阻止表面漏电流路径,增加载流子从外部扩散进入保护区域的难度,是防止闩锁效应的关键物理屏障。  4连接线  通过通孔和金属层将衬底接触环和阱接触环连接到指定电位(VSS或VDD)。确保这些连接具有极低的电阻至关重要。  Guard Ring的核心作用  Guard Ring通过其物理结构实现多重关键保护功能:  1防止闩锁效应  这是Guard Ring最核心的作用。闩锁效应由芯片内部寄生的PNPN结构意外触发引发,可导致大电流、功能失效甚至芯片烧毁。Guard Ring通过提供低阻的阱和衬底接触,有效收集触发闩锁的寄生载流子,在其达到触发浓度前将其泄放。同时,隔离结构增加了载流子横向流动的阻力。它对包含NMOS和PMOS相邻放置的电路(如CMOS反相器、I/O驱动器)的保护尤为关键。  2抑制衬底噪声耦合  芯片上不同模块(尤其是数字模块与敏感的模拟/射频模块)工作时产生的噪声会通过公共硅衬底传播。连接到干净VSS的衬底接触环作为一个低阻抗的“汇”,能吸收和分流试图进入保护区域的衬底噪声电流,为被保护电路提供局部的“安静地”,显著降低噪声干扰。  3阻挡少数载流子注入  芯片某些区域(如开关状态的NMOS源/漏、反向偏置的PN结)可能向衬底注入少数载流子(电子或空穴)。这些载流子扩散到敏感区域(高阻节点、存储节点、精密基准源)会引发漏电流、电压偏移或数据错误。Guard Ring(尤其是反向偏置的阱接触环,如N阱环接VDD阻挡空穴)能收集这些扩散载流子,阻止其到达敏感区域。  4提高器件隔离度与可靠性  在需要高隔离度的应用(如RF电路、混合信号电路)中,Guard Ring有助于减少相邻器件间通过衬底的串扰。通过综合防止闩锁、减少噪声干扰和漏电流,Guard Ring显著提升了被保护电路的长期工作可靠性和稳定性。  设计与实现考量  Guard Ring的设计需结合具体工艺和电路需求:  必要性:为MOS器件提供衬底/阱电位(Bulk端)的Guard Ring是必不可少的。用于隔离噪声或防止Latch-up的Guard Ring则需评估实际需求(是否存在噪声源或对噪声敏感)。  结构选择:根据保护对象(PMOS/NMOS/DNW器件)选择对应的NWring、PSUBring或DNWring结构。其版图实现需严格遵循特定工艺的设计规则(Design Rule),例如有源区(AA/OD)与注入层(SP/PP/SN/NP)的包围关系、接触孔(CT/CONT)的尺寸和间距、金属层(M1)的连接等。  增强防护:有时会采用双层Guard Ring结构,以进一步降低阱/衬底的寄生电阻压降,增强隔离效果,更有效地降低Latch-up风险。  面积权衡:添加Guard Ring必然增加芯片面积。设计时必须在防护效果和成本(面积)之间进行仔细权衡。  Guard Ring是芯片版图设计中基础而关键的防护结构。其本质是通过在敏感电路周围精确构建阱接触环、衬底接触环和隔离结构,并将它们连接到合适的电源/地网络,共同形成一个高效的载流子收集阱和噪声隔离带。它从根本上防止了致命的闩锁效应,有效抑制了衬底噪声耦合,并阻挡了有害的少数载流子注入,从而极大提升了芯片的鲁棒性、性能和可靠性。
2025-10-30 14:49 reading:366
全球首款,我国芯片研制获重大突破!
  据《科技日报》报道,近日,清华大学电子工程系方璐教授团队在智能光子领域取得重大突破,成功研制出全球首款亚埃米级快照光谱成像芯片“玉衡”,标志着我国智能光子技术在高精度成像测量领域迈上新台阶。相关研究成果在线发表于学术期刊《自然》。  科研团队基于智能光子原理,创新提出可重构计算光学成像架构,将传统物理分光限制转化为光子调制与计算重建过程。通过挖掘随机干涉掩膜与铌酸锂材料的电光重构特性,团队实现高维光谱调制与高通量解调的协同计算,最终研制出“玉衡”芯片。“玉衡”光谱成像芯片概念图。图片来源:清华大学  “玉衡”芯片仅约2厘米×2厘米×0.5厘米,却可在400—1000纳米的宽光谱范围内,实现亚埃米级光谱分辨率、千万像素级空间分辨率的快照光谱成像,能在单次快照中同步获取全光谱与全空间信息,其快照光谱成像的分辨能力提升两个数量级,突破了光谱分辨率与成像通量无法兼得的长期瓶颈,为高分辨光谱成像开辟了新路径。  方璐表示,“玉衡”攻克了光谱成像系统的分辨率、效率与集成度难题,可广泛应用于机器智能、机载遥感、天文观测等领域,以天文观测为例,“玉衡”的快照式成像每秒可获取近万颗恒星的完整光谱,有望将银河系千亿颗恒星的光谱巡天周期从数千年缩短至十年以内,凭借微型化设计,它还可搭载于卫星,有望在数年内绘制出人类前所未有的宇宙光谱图景。
2025-10-16 14:25 reading:424
全球首款1.8纳米芯片发布!
  正在努力扭转艰难处境的老牌芯片厂英特尔,周四(10月9日)展示了即将亮相的新一代先进制程PC芯片,开始向苹果、高通、AMD、台积电等竞品发起反击。  公司发布的照片显示,今年3月履新的CEO陈立武站在亚利桑那工厂门口,捧着一块代号为Panther Lake的新一代酷睿处理器晶圆。这是首款采用英特尔18A工艺(18埃米,即1.8纳米)的芯片。  英特尔特别强调,18A工艺也代表着芯片行业两大创新技术的应用:全环绕栅极晶体管以及背面供电网络。与Intel 3相比,18A能够提供15%的频率提升,且晶体管密度提高1.3倍,或者在同等性能水平下降低25%的功耗。  据悉,新一代芯片与被称为“英特尔CPU能效巅峰之作”的Lunar Lake相比,相同功耗下性能提升50%。而在性能相同时,相较上一代Arrow Lake-H处理器功耗降低30%。  公司也在周四表示,除了个人电脑外,Panther Lake还将拓展至机器人在内的边缘应用领域。基于18A工艺的至强6+服务器处理器也将于2026年上半年发布。  英特尔世界首款 1.8nm 要点  1、世界首款:预览三代酷睿 Ultra(Panther Lake),首款 18A 制程客户端 SoC;  2、生产进展:Panther Lake 已投产,按计划推进,有望成热门 PC 平台;  3、服务器新品:首展至强 6+(Clearwater Forest),18A 制程,功耗性能大进;  4、核心制程:Intel 18A 是英特尔最先进半导体节点(1.8nm);  5、制造保障:亚利桑那 Fab 52 已运营,今年晚些时候 18A 量产,巩固领先。
2025-10-10 15:24 reading:410
芯片的分类以及IC设计的基本概念介绍
  什么是芯片?  “芯片”(Chip)是“集成电路”(Integrated Circuit, IC)的俗称,是一种微型化的电子器件。它将大量的晶体管、电阻、电容、电感等电子元器件以及它们之间的连接线路,通过半导体制造工艺(主要是光刻技术),集成在一块微小的半导体材料(通常是硅,Silicon)基片上,形成一个完整的、具有特定功能的电路系统。  ▌核心材料  硅(Silicon)。硅是一种半导体材料,其导电性介于导体和绝缘体之间,可以通过掺杂等方式精确控制其电学特性。  ▌制造过程  在晶圆(Wafer,即一大片圆形的硅片)上,通过复杂的光刻、刻蚀、离子注入、薄膜沉积等数百道工序,将电路图形一层一层地“雕刻”上去。  ▌最终形态  制造完成后,晶圆被切割成一个个独立的小方块,这就是裸芯片(Die)。裸芯片再经过封装(Package),加上引脚和保护外壳,就成为了我们通常看到的、可以焊接到电路板上的芯片。  ▌简单比喻  可以把芯片想象成一个“微型城市”。硅片是土地,晶体管是城市里的“开关”或“门卫”,负责处理信息(开/关,1/0);导线是城市的“道路”,连接各个区域;整个集成电路就是这个城市的“规划图”,规定了所有建筑(元器件)和道路(连接)的布局,使其能协同工作。  芯片的分类  ▌按功能分类  数字芯片 (Digital IC):  特点:处理离散的数字信号(0和1)。逻辑清晰,抗干扰能力强,易于大规模集成。  代表:  微处理器 (Microprocessor, MPU,GPU,CPU等)  计算机、手机等设备的“大脑”,执行指令和处理数据(如Intel CPU, Apple M系列芯片)。  微控制器 (Microcontroller, MCU)  集成了处理器、内存、I/O接口等功能的“单片机”,常用于嵌入式系统(如家电、汽车电子)。  存储器 (Memory)  用于存储数据和程序。  逻辑门电路/可编程逻辑器件 (PLD)  如FPGA(现场可编程门阵列)、CPLD(复杂可编程逻辑器件),用户可以自行编程实现特定逻辑功能。  RAM (随机存取存储器)  如DRAM(动态RAM,主内存)、SRAM(静态RAM,高速缓存),断电后数据丢失。  ROM (只读存储器)  如Flash(闪存,U盘、SSD、手机存储)、EEPROM,断电后数据不丢失。  模拟芯片 (Analog IC):  放大器 (Amplifier)  如运算放大器(Op-Amp),用于放大微弱信号。  电源管理芯片 (Power Management IC, PMIC)  负责电压转换(升压/降压)、稳压、充电管理、电源分配等(手机、电脑中常见)。  数据转换器 (Data Converter)  如ADC(模数转换器,将模拟信号转为数字信号)、DAC(数模转换器,将数字信号转为模拟信号)。  射频芯片 (RF IC)  处理高频无线信号,用于通信(如手机、Wi-Fi、蓝牙模块)。  特点:处理连续变化的模拟信号(如电压、电流、温度、声音)。设计难度高,对噪声和干扰敏感。  混合信号芯片 (Mixed-Signal IC):  特点:在同一芯片上同时集成了数字电路和模拟电路。现代芯片大多是混合信号芯片。  代表:很多传感器接口芯片、通信芯片(如基带处理器)、SoC(见下文)。  ▌按集成度分类  SSI (Small-Scale Integration, 小规模集成电路)  :集成几十个晶体管(如简单的逻辑门)。  MSI (Medium-Scale Integration, 中规模集成电路)  :集成几百个晶体管(如计数器、译码器)。  LSI (Large-Scale Integration, 大规模集成电路)  :集成几千到几万个晶体管(如早期的微处理器、存储器)。  VLSI (Very Large-Scale Integration, 超大规模集成电路)  :集成几十万到几百万个晶体管(现代大多数芯片都属于此范畴)。  ULSI (Ultra Large-Scale Integration, 特大规模集成电路)  :集成上千万甚至数十亿个晶体管(如现代高性能CPU、GPU)。  ▌按应用领域分类  通用芯片  设计用于广泛的应用场景,如CPU、GPU、标准存储器。  专用集成电路 (ASIC - Application-Specific Integrated Circuit)  为特定应用或客户定制设计的芯片,性能和功耗优化,但开发成本高。  系统级芯片 (SoC - System on Chip)  将一个完整系统的大部分甚至全部功能(如CPU、GPU、内存控制器、DSP、I/O接口、射频模块等)集成在单一芯片上。这是现代电子设备(尤其是移动设备)的核心,如手机的主控芯片(如高通骁龙、苹果A系列)。  IC设计的基本概念  IC设计是创造芯片的“蓝图”和“规划”的过程,是一个高度复杂、多学科交叉的工程。这里主要介绍数字IC的设计,分为两大阶段:  ▌前端设计 (Front-End Design)  专注于功能的定义、验证和逻辑实现。  规格定义 (Specification)  明确芯片需要实现的功能、性能指标(速度、功耗)、接口标准等。  架构设计 (Architecture Design)  设计芯片的整体结构,如采用何种处理器核心、总线结构、存储层次等。  RTL设计 (Register-Transfer Level Design):  使用硬件描述语言(HDL),如Verilog或VHDL,编写代码来描述芯片的行为和数据在寄存器之间流动的方式。这是前端设计的核心,将功能需求转化为可综合的逻辑描述。  功能验证 (Functional Verification):  通过仿真(Simulation)等手段,确保RTL代码在各种输入条件下都能正确实现预期功能。  这是设计过程中耗时最长、成本最高的环节之一,目标是“把错都找出来”。  逻辑综合 (Logic Synthesis):  使用EDA(Electronic Design Automation,电子设计自动化)工具,将RTL代码自动转换为由标准单元库(如与门、或门、触发器等)构成的门级网表(Netlist)。这个过程会考虑时序、面积和功耗的约束。  ▌后端设计 (Back-End Design)  专注于物理实现,将逻辑设计转化为可以在晶圆上制造的物理版图。  物理实现 (Physical Implementation):  布局 (Placement)  将门级网表中的所有标准单元在芯片版图上进行物理摆放。  布线 (Routing)  根据网表连接关系,在布局好的单元之间铺设金属导线。  静态时序分析 (Static Timing Analysis, STA)  在不进行仿真的情况下,分析电路中所有可能的时序路径,确保信号能在时钟周期内稳定传输,满足建立时间(Setup Time)和保持时间(Hold Time)的要求。  物理验证 (Physical Verification):  设计规则检查 (Design Rule Check, DRC)  确保版图符合晶圆厂的制造工艺规则(如最小线宽、最小间距)。  版图与电路图一致性检查 (Layout vs. Schematic, LVS)  确保最终的物理版图与原始的门级网表在电气连接上完全一致。  电气规则检查 (Electrical Rule Check, ERC)  检查版图中的电气连接是否正确(如避免悬空引脚)。  寄生参数提取 (Parasitic Extraction)  提取布线产生的寄生电阻、电容等参数,用于更精确的时序和功耗分析。  最终交付  生成符合晶圆厂要求的GDSII或OASIS格式的版图文件,交付给晶圆厂进行制造。
2025-10-10 09:59 reading:652
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