2025（集成电路）中国独角兽榜单发布！

发布时间：2025-07-28 14:30
作者：AMEYA360
来源：网络
阅读量：592

　　近日，长城战略咨询发布《中国独角兽企业研究报告2025》(以下简称《报告》)。集成电路独角兽企业如下：

　　长江存储、长鑫科技、中芯京城、中环领先、奕斯伟计算、积塔半导体、昆仑芯科技、无锡华虹、比特微、锡产微芯、奕斯伟材料、歌尔微电子、中车时代半导体、屹唐半导体、粤芯半导体、盛合晶微、荣芯半导体、皖芯集成、燧原科技、富芯半导体、芯启源、摩尔线程、润鹏半导体、壁仞科技、芯驰科技、沐曦集成电路等

　　完整榜单如下：

2025（集成电路）中国独角兽榜单发布！


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　　近日，上海市投资促进工作领导小组办公室印发 《关于强服务优环境 进一步打响“投资上海”品牌的若干举措》的通知(以下简称”《通知》”)。其中提出，要加快培育重点产业链，对集成电路、大飞机、船舶海洋、信创产业等重点产业链实施联合体支持政策。　　为全面打响“投资上海”品牌，打造全球投资“首选地”，《通知》从政策资源高效对接、项目落地个性化支持、项目推进全方位服务及营造市场化招商氛围四个方面提出了13项具体措施。　　例如上海将加强金融资源高效供给。《通知》提出，建立国资并购基金矩阵，设立总规模500亿元产业转型升级二期基金，用好1000亿元三大先导产业母基金，加大对重点产业战略性项目和产业链核心关键环节投资力度。通过“长期资本+并购整合+资源协同”创新机制，用好并购基金，加大对本市战略性新兴产业的金融供给。　　同时发布重大应用场景。发布AI大模型、具身智能、自动驾驶、低空经济等重点应用场景，推动重大应用场景优先向重点企业、重点项目倾斜。将优质垂类大模型项目纳入全市公共算力调度体系，对模型推理算力项目实施补贴。　　支持产业链联合体项目。加快培育重点产业链，对集成电路、大飞机、船舶海洋、信创产业等重点产业链实施联合体支持政策。支持优质企业以链强链，对于优质项目给予最高产业政策支持，支持产业链上下游重点领域和核心环节项目打包同步落地。　　强化区域资源要素保障。优化产业空间布局，突出区域主导产业发展，鼓励各区围绕主导产业以及细分赛道招商。提升特色产业园区招商服务能级，搭建高质量区域公共服务平台。推动服务资源和支持政策向重点区域集聚，鼓励优质产业项目向特色产业园区、产业功能区集聚落地。　　众所周知，上海是中国集成电路产业发展重镇，集聚了中芯国际、华虹宏力、盛美半导体、安集微电子、上海新阳、紫光展锐、天岳先进、澜起科技、积塔半导体、豪威集团(原韦尔股份)等知名企业，涵盖IC设计、制造、设备、材料等关键环节，已形成集成电路全产业链优势。　　2024年7月，上海发布总规模1000亿元的三大先导产业母基金，重点支持集成电路、生物医药和人工智能等产业的发展。目前，上海三大先导产业母基金已有2批子基金落地，其中集成电路领域5只，包括聚源先导集成电路投资基金(上海)合伙企业(有限合伙)(拟)、元禾璞华集成电路产业基金(有限合伙)(拟)、上海新微慧芯创业投资合伙企业(有限合伙)(拟)、尚颀旗舰二期基金(有限合伙)(拟)和上海先导国策兴融芯私募投资基金合伙企业(有限合伙)(拟)。　　特色产业园是上海发展集成电路产业的重要载体之一，目前，上海已经设立了张江集成电路设计产业园、临港东方芯港、以及浦江创芯之城等特色产业园。　　其中，张江集成电路设计产业园是上海市首批特色产业园区，已形成涵盖设计、制造、封测等完整产业链的千亿级产业集群，集聚全球芯片设计十强企业及国内龙头企业，目标打造世界先进水平的集成电路园区;　　东方芯港是临港新片区重点建设的集成电路产业特色园区，定位为世界级集成电路综合性产业基地。园区以半导体制造为核心，涵盖芯片设计、装备材料、封装测试等全产业链环节。根据2021-2025年专项规划，其目标到2025年形成千亿级产业集群;　　浦江创芯之城则是上海市闵行区临港浦江国际科技城的核心功能区之一，定位为国内一流的集成电路创新研发与总部基地，聚焦集成电路设计、人工智能、数据中心等新一代信息技术产业，已形成头部企业集聚态势。
2025-07-03 13:55 阅读量：640
高温IC设计必懂基础知识：高结温带来的5大挑战
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　　随着技术的飞速发展，商业、工业及汽车等领域对耐高温集成电路(IC)的需求持续攀升‌。高温环境会严重制约集成电路的性能、可靠性和安全性，亟需通过创新技术手段攻克相关技术难题‌。　　这份白皮书致力于探讨高温对集成电路的影响，并提供适用于高功率的设计技术以应对这些挑战。第一篇文章介绍了工作温度，包括环境温度和结温等。本文将继续介绍高结温带来的挑战。　　高结温带来的挑战　　半导体器件在较高温度下工作会降低电路性能，缩短使用寿命。对于硅基半导体而言，晶体管参数会随着温度的升高而下降，由于本征载流子密度的影响，最高极限会低于 300℃。依靠选择性掺杂的器件可能会失效或性能不佳。　　影响 IC 在高温下工作的主要技术挑战包括：　　泄漏电流增加　　MOS 晶体管阈值电压降低　　载流子迁移率降低　　提高闩锁效应(Latch-Up)敏感性　　加速损耗机制　　对封装和接合可靠性的挑战　　要设计出能够在高温下工作的 IC，了解高温下面临的挑战至关重要。下文将探讨 IC 设计面临的挑战。　　1.泄漏电流增加　　CMOS 电路中泄漏电流的增加主要是由半导体 PN 结泄漏和亚阈值沟道泄漏的增加引起的。　　▷反向偏置 PN 结泄漏　　在较高温度下，半导体中热能的增加会导致更多电子 - 空穴对的产生，从而产生更高的泄露电流。结泄漏取决于掺杂水平，通常随温度呈指数增长。根据广泛使用的经验法则，温度每升高 10℃，结电流大约增加一倍。　　二极管的泄漏电流由漂移电流和扩散电流组成：　　其中， q 为电子的基本电荷， Aj 为结面积，ni 为本征载流子浓度，W 为耗尽区宽度，τ 为有效少数载流子寿命，L 为扩散长度，N 为中性区掺杂密度。　　在中等温度下，泄漏电流主要由耗尽区中电子 - 空穴对产生的热引起。在高温下，泄漏电流主要由中性区产生的少数载流子引起。漂移电流与耗尽区宽度成正比，这意味着它与结电压的平方根成正比(在正常反向电压下)，而扩散电流与结电压无关，并且与掺杂密度 N 成反比。掺杂水平越高，在温度高于约 150°C 时扩散泄漏越少。　　泄漏电流的指数增加影响了大多数主动器件(如双极晶体管、MOS 晶体管、二极管)和一些被动器件(如扩散电容、电阻)。然而，由氧化物隔离的器件，例如多晶硅电阻、多晶硅二极管、ploy-poly 电容和 metal-metal 电容，并不受结泄漏的影响。结泄漏被认为是高温 bulk CMOS 电路中最严峻的挑战。　　▷亚阈值沟道泄漏　　MOS 晶体管关闭时，栅极 - 源极电压 VGS 通常设置为零。由于漏极至源极电压 VDS 非零，因此漏极和源极之间会有小电流流过。当 Vgs 低于阈值电压 Vt 时，即在亚阈值或弱反型区，就会发生亚阈值泄漏。该区域的漏极源极电流并不为零，而是与 Vgs 呈指数关系，主要原因是少数载流子的扩散。　　该电流在很大程度上取决于温度、工艺、晶体管尺寸和类型。短沟道晶体管的电流会增大，阈值电压较高的晶体管的电流会减小。亚阈值斜率因子 S 描述了晶体管从关断(低电流)切换到导通(高电流)的有效程度，定义为使漏极电流变化十倍所需改变的 VGS 的变化量：　　其中，n 是亚阈值斜率系数(通常约为 1.5)。对于 n = 1，斜率因子为 60mV/10 倍，这意味着每低于阈值电压 Vt 60mV，漏极电流就会减少十倍。典型的 n = 1.5 意味着电流下降速度较慢，为 90mV/10 倍。为了能够有效地关闭 MOS 晶体管并减少亚阈值泄漏，栅极电压必须降到足够低于阈值电压的水平。　　▷栅极氧化层隧穿泄露　　对于极薄的栅极氧化层(厚度低于约 3 纳米)，必须考虑隧穿泄漏电流的影响。这种电流与温度有关，由多种机制引发。Fowler-Nordheim 遂穿是在高电场作用下，电子通过氧化层形成的三角形势垒时产生。随着有效势垒高度降低，隧道电流随温度升高而增大。较高的温度也会增强 trap-assisted 隧穿现象，即电子借助氧化层中的中间陷阱态通过。对于超薄氧化层，直接隧穿变得显著，由于电子热能的增加，隧穿概率也随之上升。　　2.阈值电压降低　　MOS 晶体管的阈值电压 Vt 与温度密切相关，通常随着温度的升高而线性降低。这是由于本征载流子浓度增加、半导体禁带变窄、半导体 - 氧化物界面的表面电位的变化以及载流子迁移率降低等因素造成的。温度升高导致的阈值电压降低会引起亚阈值漏电流呈指数增长。　　3.载流子迁移率下降　　载流子迁移率直接影响 MOS 晶体管的性能，其受晶格散射与杂质散射的影响。温度升高时，晶格振动(声子)加剧，导致电荷载流子的散射更加频繁，迁移率随之下降。此外，高温还会增加本征载流子浓度，引发更多的载流子 - 载流子散射，进一步降低迁移率。当温度从 25°C 升高到 200°C 时，载流子迁移率大约会减半。　　载流子迁移率显著影响多个关键的 MOS 参数。载流子迁移率的下降会降低驱动电流，减少晶体管的开关速度和整体性能。更高的导通电阻会增加功率损耗并降低效率。较低的迁移率还会降低跨导，使亚阈值斜率变缓(增加亚阈值泄漏)，降低载流子饱和速度(对于短沟道器件至关重要)，并间接影响阈值电压。　　4.提高闩锁效应敏感性　　集成电路中各个二极管、晶体管和其他元件之间的隔离是通过反向偏置 P-N 结来实现的。在电路开发过程中，需采取预防措施以确保这些结在预期应用条件下始终可靠阻断。这些 P-N 结与其他相邻结形成 N-P-N 和 P-N-P 结构，从而产生寄生 NPN 或 PNP 晶体管，这些晶体管可能会被意外激活。　　当寄生 PNP 和 NPN 双极晶体管相互作用，在电源轨和接地之间形成低阻抗路径时，CMOS IC 中就会出现闩锁效应(Latch-up)。这会形成一个具有正反馈的可控硅整流器(SCR)，导致过大的电流流动，并可能造成永久性器件损坏。图 1 显示了标准 CMOS 逆变器的布局截面图。图中还包含寄生 NPN 和 PNP 晶体管。正常工作时，所有结均为反向偏置。图 1. 带标记的寄生双极晶体管逆变器截面图和寄生双极晶体管示意图　　闩锁效应的激活主要取决于寄生 NPN 和 PNP 晶体管的 β 值，以及 N - 阱、P - 阱和衬底电阻。随着温度的升高，双极晶体管的直流电流增益(β)以及阱和衬底的电阻也会增加。　　在高温条件下，闩锁效应灵敏度的增加也可以视为双极结型晶体管(BJT)阈值电压的降低，从而更容易在阱和衬底电阻上产生足以激活寄生双极晶体管的压降。基极 - 发射极电压随温度变化降低的幅度约为 -2mV/℃，当温度从 25℃升至 200℃时，基极 - 发射极电压降低 350mV。室温下的典型阈值电压为 0.7V，这意味着阈值电压大约减半。　　5.加速损耗机制　　Arrhenius 定律在可靠性工程中被广泛用于模拟温度对材料和元器件失效率的影响。　　其中，R( T) 是速率常数，Ea 是活化能，k 是玻尔兹曼常数(8.617 · 10−5eV/K)，T 为绝对温度(单位：开尔文)。通常，每升高10°C可靠性就会降低一半。　　▷经时击穿-TDDB　　TDDB 是电子器件中的一种失效机制，其中介电材料(例如 MOS 晶体管中的栅氧化层)由于长时间暴露于电场下而随时间退化，导致泄漏电流增加。当电压促使高能电子流动时，在氧化层内部形成导电路径，同时产生陷阱和缺陷。当这些导电路径在氧化层中造成短路时，介电层就会失效。失效时间 TF 随着温度的升高而呈指数级减少。　　▷负 / 正偏置温度不稳定性 - NBTI / PBTI　　NBTI 影响以负栅极 - 源极电压工作的 p 沟道 MOS 器件，而 PBTI 则影响处于积累区的 NMOS 晶体管。在栅极偏压下，缺陷和陷阱会增加，导致阈值电压升高，漏极电流和跨导减少。这种退化显示出对数时间依赖性和指数温度上升，在高于 125°C 时有部分恢复。　　▷电迁移　　电迁移是指导体中的金属原子因电流流动而逐渐移位，形成空隙和小丘。因此，如果金属线中形成的空隙大到足以切断金属线，就会导致开路;如果这些凸起延伸得足够长以至于在受影响的金属与相邻的另一金属之间形成桥接，则可能导致短路。电迁移会随着电流密度和温度的升高而加快，尤其是在空隙形成后，会导致电流拥挤和局部发热。金属线发生故障的概率与温度成指数关系，与电流密度成平方关系，与导线长度成线性关系。铜互连器件可承受的电流密度约为铝的五倍，同时可靠性相似。　　▷热载流子退化　　当沟道电子在 MOS 晶体管漏极附近的高电场中加速，会发生热载流子退化。在栅极氧化层中产生界面态、陷阱或空穴。它影响诸如阈值电压 VT、电流增益 β、导通电阻 RDS_ON 和亚阈值泄漏等参数。在较高温度下，平均自由程减少，降低了载流子获得的能量，使得热载流子退化在低温条件下更为显著。
2025-05-28 09:21 阅读量：519
集成电路原产地新规，流片地成关键！
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　　4月11日，中国半导体行业协会发布关于半导体芯片原产地认定新规则紧急通知。　　通知指出，依据海关总署相关规定，“集成电路” 原产地按四位税则号改变原则认定，以流片地为原产地。协会提示申报时备好 PO 证明材料供海关核查，要求认真学习《关于非优惠原产地规则中实质性改变标准的规定 海关总署 122 号令》 。此外，协会建议“集成电路”无论封装与否，进口报关时均以 “晶圆流片工厂”所在地为准申报原产地。　　原文如下：　　各会员单位：　　根据海关总署的相关规定，“集成电路”原产地按照四位税则号改变原则认定，即流片地认定为原产地。请务必注意!　　请在申报时准备好PO证明材料，以备海关核查!　　具体规定，请大家认真学习《关于非优惠原产地规则中实质性改变标准的规定 海关总署122号令》的内容。有问题随时联系!　　建议：“集成电路”无论已封装或未封装，进口报关时的原产地以“晶圆流片工厂”所在地为准进行申报。　　中国半导体行业协会　　2025年4月11日
2025-04-11 13:37 阅读量：570
半导体集成电路选用八大原则
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半导体集成电路选用八大原则

　　电子元器件是电子产品最基本组成单元，电子设备的故障有很大一部分是由于元器件的性能、质量或选用的不合理而造成的，故电子元器件的正确选用是保障电子产品可靠性的基本前提。可靠性设计就是选用在最坏的使用环境下仍能保证高可靠性的元器件的过程。　　半导体集成电路选用八大原则　　一、集成电路的优选顺序为超大规模集成电路→大规模集成电路→中规模集成电路→小规模集成电路。　　二、尽量选用金属外壳集成电路，以利于散热。　　三、选用的集成稳压器，其内部应有过热、过电流保护电路。　　四、超大规模集成电路的选择应考虑可以对电路测试和筛选，否则影响其使用可靠性。　　五、集成电路MOS器件的选用应注意以下内容:　　1)MOS器件的电流负载能力较低，并且容抗性负载会对器件工作速度造成较大影响。　　2)对时序、组合逻辑电路，选用器件的最高频率应高于电路应用部位的2～3倍。　　3)对输入接口，器件的抗干扰要强。　　4)对输出接口，器件的驱动能力要强。　　六、应用CMOS集成电路时应注意下列问题：　　1)CMOS集成电路输入电压的摆幅应控制在源极电源电压与漏极电源电压之间。　　2)CMOS集成电路源极电源电压VSS为低电位，漏极电源电压VDD为高电位，不可倒置。　　3)输入信号源和CMOS集成电路不用同一组电源时，应先接通CMOS集成电路电源，后接通信号源;应先断开信号源，后断开CMOS集成电路电源。　　4)CMOS集成电路输入(出)端如接有长线或大的积分或滤波电容时，应在其输入(出)端串联限流电阻(1～10kΩ)，把其输入(出)电流限制到10mA以内。　　5)当输入到CMOS集成电路的时钟信号因负载过重等原因而造成边沿过缓时，不仅会引起数据错误，而且会使其功耗增加，可靠性下降。为此可在其输入端加一个施密特触发器来改善时钟信号的边沿。　　七、CMOS集成电路中所有不同的输入端不应闲置，按其工作功能一般应作如下处理:　　1)与门和非门的多余端，应通过0.5～1MΩ的电阻接至VDD或高电平。　　2)或门和或非门的多余端，应通过0.5～1MΩ的电阻接至VSS或低电平。　　3)如果电路的工作速度不高，功耗也不要特别考虑的话，可将多余端与同一芯片上相同功能的使用端并接。应当指出，并接运用与单个运用相比，传输特性有些变化。　　八、选用集成运算放大器和集成比较器时应注意下列问题:　　1)无内部补偿的集成运算放大器在作负反馈应用时，应采取补偿措施，防止产生自激振荡。　　2)集成比较器开环应用时，有时也会产生自激振荡。采取的主要措施是实施电源去耦，减小布线电容、电感耦合。　　3)输出功率较大时，应加缓冲级。输出端连线直通电路板外部时，应考虑在输出端加短路保护。　　4)输入端应加过电压保护，特别当输入端连线直通电路板外部时，必须在输入端采取过电压保护措施。
2025-04-03 17:43 阅读量：507
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