帝奥微：DIA36812 Redriver与DIA3350 Switch助力下一代USB车载电子<span style='color:red'>设计</span>
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帝奥微：DIA36812 Redriver与DIA3350 Switch助力下一代USB车载电子设计

　　随着汽车智能化、网联化的快速发展，USB3.2作为主流的高速接口标准，广泛应用于车载信息娱乐系统、远程USB端口、车载Hub等场景。Type-C的广泛应用，则进一步实现了充电、数据传输和设备互联的多重功能。　　帝奥微推出USB3.2应用开关产品DIA3350和Redriver产品DIA36812，这两款高性能信号调理与切换器件，专为满足高速数据传输和复杂接口管理需求而设计。作为国产首款通过AEC-Q100认证的车规级产品，为汽车电子高速互联提供了完美的解决方案。　　产品一 DIA36812　　DIA36812是一款国内首发的车规级USB3.2 Gen1信号中继器，专为高速数据传输设计，支持5Gbps速率。器件支持均衡和去加重，均衡器会对USB传输通道上的损失进行补偿，优化信号完整性，助力客户通过USB-IF测试，是USB3.2 Gen1长距离传输和汽车高速互联的理想解决方案。　　DIA36812的核心优势　　1. 车规级可靠性，严苛环境稳定运行　　DIA36812通过AEC-Q100认证，工作温度范围覆盖-40°C至105°C，满足汽车电子对高低温、振动和电磁干扰的严苛要求。其ESD防护能力(HBM ±2000V，CDM ±750V)进一步保障了车载环境的稳定性。　　2. 双通道设计，信号无损传输　　作为双通道USB3.2 Gen1 Redriver，DIA36812支持5Gbps高速数据传输，通过可编程接收均衡(4/6/10/14dB)和输出去加重(0/2/2.5/4dB)，有效补偿长距离传输中的信号衰减。　　3. 超低功耗，智能省电　　采用先进的低功耗架构，DIA36812在四种模式下灵活切换，并保持低功耗;其接收检测机制可自动检测总线状态，并动态调整功耗，从而显著提升能效比。　　正常工作模式：234mW　　节能模式：4.5mW　　挂起模式：0.153mW　　关机模式：0.072mW　　4. 高度集成，简化设计　　集成50Ω终端电阻和软启动电路，减少外部元件数量;QFN-24(4mm x 4mm)小型封装，适合空间受限的车载布局。此外，支持热插拔和LFPS检测，符合USB 3.2标准，兼容性强。　　DIA36812具有比竞品更优的性能：图1. DIA36812和竞品对比　　DIA36812典型应用场景　　· 车载信息娱乐系统：为高清视频传输提供稳定信号。　　· 远程USB端口：延长传输距离，解决信号衰减问题。　　产品二 DIA3350　　DIA3350是一款国内首发的车规级USB3.2 Gen2 10Gbps的高性能开关，专为Type-C接口应用设计。其2:1切换功能通过S控制引脚实现，支持USB3.2 Gen1/Gen2、10GE、SAS 3.0等多种高速协议。　　DIA3350广泛应用于Type-C生态系统、汽车多媒体接口(如中控单元、后排娱乐系统)、FPD-Link II/III切换及MIPI DSI/CSI-2信号切换等场景。　　DIA3350的核心优势　　1. 车规级可靠性，无惧严苛环境　　产品通过AEC-Q100认证，工作温度范围覆盖-40°C至125°C，适应汽车高温、高振动场景。　　2. 超高速率与低损耗，信号无损切换　　支持USB3.2 Gen2(10Gbps)及10GE、SAS 3.0等协议，带宽高达12GHz。　　插入损耗可低至-0.77dB(2.5GHz)，通道间串扰低至-38dB，确保高速信号完整性。　　支持type-c接口正反可插，大大增加了使用的方便性，尤其在车辆行驶过程中，用户不必担心方向错误即可进行快速连接。图2. DIA3350 差分带宽及插损图3. DIA3350 导通阻抗　　3. 智能低功耗，提升能效比　　工作电流低至21μA(5V供电)，关断电流<0.5μA，显著降低系统能耗。　　4. 高集成与易设计，加速量产　　具有可湿性侧面QFN-20封装，可实现自动光学检测(AOI)。　　集成双向切换功能，通过S控制引脚灵活选择信号路径，简化Type-C接口设计。　　DIA3350典型应用场景　　· 智能座舱多屏互动：实现中控屏、副驾屏与后排娱乐屏的高速信号切换。　　· 车载Type-C：支持USB3.2、DisplayPort等多协议切换，扩展连接能力。　　DIA36812+DIA3350整理方案优势：为复杂系统提供完整解决方案　　1. 信号链优化：　　DIA36812可补偿USB3.2长走线损耗，DIA3350实现多设备USB接口信号路由，二者结合显著提升系统USB3.2信号完整性及方案应用，尤其针对Type-C接口应用。　　2. 汽车电子兼容性：　　均满足AEC-Q100标准，支持宽温(-40°C至125°C)和车载EMC要求。　　3. 功耗管理：　　DIA36812的自动节能模式与DIA3350的低静态电流(21μA)协同降低系统总功耗。　　为什么选择帝奥微车规级USB产品?　　· 国产首款车规USB开关和Redriver：填补国内空白，供应链安全可控。　　· 性能媲美国际大厂：实测数据表明，产品参数达到行业领先水平。客户项目实测眼图改善显著。　　· 一站式服务支持：帝奥微提供完善的技术文档(如参考设计、测试报告)和本地化服务，加速客户量产。　　· 产品持续开发能力：帝奥微车规USB产品包括USB2.0开关，eUSB2 repeater，USB3.2开关和USB3.2 redriver。　　客户应用案例　　某Tier1客户在国内汽车品牌的智能座舱项目中，采用的方案使用Type-C接口，增加DIA36812后，测试眼图明显改善，目前产品已成功应用于客户项目。图4 客户Type-C USB接口方案　　测试条件：Vin = 13V, Without Redriver, 远端损耗-3dB。图5 客户项目增加DIA36812眼图对比测试
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发布时间：2025-08-26 11:40 阅读量：222 继续阅读>>
太阳诱电：压电执行器振动技术带来的扁平化<span style='color:red'>设计</span>的可能性（1）
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太阳诱电：压电执行器振动技术带来的扁平化设计的可能性（1）

　　这次将特别介绍压电(Piezo)器件，介绍其应用装置之一“叠层压电振动片”，究竟什么是压电器件?叠层压电振动片发挥作用的构造是什么?本系列为您讲清楚。　　具有两种性质的神奇物质“压电器件”　　“叠层压电振动片”，简而言之就是“引起振动的元器件”。引起振动的元器件，常见的有智能手机上使用的振动器，这是以偏心电机(装有偏离重心的摆锤的电机)为振动源的振动装置。即便是同样的振动装置，这次提到的“叠层压电振动片”，一大特点在于以“压电器件”为振动源。　　※执行器　　将电能转换为物理能量(旋转、振动等)的装置。电机也是其中的一种　　▲叠层压电振动片　　在薄片形状中配置压电器件和电极　　振动源的“压电器件”是一种具备非常有趣的特性的物质。　　英文名称是“Piezoelectric devices”，根据施加的力产生“压电效应”和“逆压电效应”两种完全相反的作用。　　①<施加的力=压力>　　给压电器件施加“压力”，会产生电荷。将这种现象称为“压电效应”。　　②<施加的力=电压>　　给压电器件施加“电压”，会引起振动。将这种现象称为“逆压电效应”。　　叠层压电振动片是一种利用了施加电压引起振动的“逆压电效应”的振动装置。　　▲压电效应与逆压电效应的示意图　　逆压电效应(右)的构造是施加电压后引起振动
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发布时间：2025-08-25 11:45 阅读量：216 继续阅读>>
从<span style='color:red'>设计</span>到封测：一文读懂半导体产业核心术语
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从设计到封测：一文读懂半导体产业核心术语

　　一、设计与EDA/IP　　1. IC设计： 集成电路设计。　　2. EDA： 电子设计自动化。指用于设计芯片的软件工具套件。　　HDL： 硬件描述语言。如 Verilog, VHDL。　　RTL： 寄存器传输级。设计过程中的一个抽象层次。　　DFT： 可测试性设计。在设计中加入便于测试的结构。　　DFM： 面向制造的设计。优化设计以提高制造良率。　　PDK： 工艺设计套件。晶圆厂提供给设计公司的工艺文件包。　　Simulation： 仿真。　　Verification： 验证。　　Synthesis： 逻辑综合。　　P&R： 布局布线。　　STA： 静态时序分析。　　3. IP： 知识产权核。预先设计好、可复用的电路模块(如CPU核、接口IP等)。　　SoC： 片上系统。将多个功能模块集成到单一芯片上。　　ASIC： 专用集成电路。为特定应用定制的芯片。　　ASSP： 专用标准产品。为特定应用领域设计的标准芯片(介于ASIC和通用芯片之间)。　　FPGA： 现场可编程门阵列。可编程的逻辑芯片。　　4. Fabless： 无晶圆厂模式。公司只负责芯片设计和销售，制造外包给晶圆代工厂。　　5. IDM： 集成器件制造商。公司覆盖设计、制造、封装测试等全产业链环节(如 Intel, Samsung)。　　二、制造(晶圆加工 / Foundry)　　1. Wafer： 晶圆。制造芯片的硅基片。　　Ingot： 硅锭。切割成晶圆的原材料。　　Si： 硅。　　SOI： 绝缘体上硅。一种特殊结构的晶圆。　　Epitaxy： 外延。在晶圆表面生长单晶层。　　2. Fab： 晶圆厂。　　3. Foundry： 晶圆代工厂。专门为其他公司制造芯片的工厂(如 TSMC, SMIC)。　　4. Process Node： 工艺节点/制程节点。描述制造工艺先进程度的指标(如 7nm, 5nm, 3nm)。越小通常代表技术越先进。　　5. Front End Of Line： 前道工艺。在晶圆上制造晶体管和互连线的过程。　　CVD： 化学气相沉积。　　PVD： 物理气相沉积。　　ALD： 原子层沉积。　　Wet Etch： 湿法刻蚀。　　Dry Etch / Plasma Etch： 干法刻蚀/等离子刻蚀。　　Mask / Reticle： 掩模版/光罩。承载电路图形的母版。　　Stepper / Scanner： 步进式/扫描式光刻机。　　DUV： 深紫外光刻。使用 248nm 或 193nm 波长的光刻技术。　　ArF / KrF： 分别指 193nm 和 248nm 光刻使用的激光光源类型。　　Immersion Lithography： 浸没式光刻。提高光刻分辨率的技术。　　EUV： 极紫外光刻。使用 13.5nm 波长的下一代光刻技术。　　Lithography： 光刻。使用光将电路图形转移到晶圆上的关键工艺。　　Etch： 刻蚀。将光刻胶图形转移到下层材料的过程。　　Deposition： 沉积。在晶圆表面生长薄膜材料的过程。　　Ion Implantation： 离子注入。将杂质离子注入硅中形成特定电学特性的区域。　　CMP： 化学机械抛光。平坦化晶圆表面的工艺。　　Thermal Processing： 热处理。如氧化、扩散、退火等。　　Cleaning： 清洗。去除晶圆表面污染物的工艺。　　Metrology： 量测。对晶圆进行各种物理和电学参数的测量。　　Inspection： 检测。查找晶圆上的缺陷。　　Yield： 良率。合格芯片占总芯片数的百分比。　　6. Transistor： 晶体管。芯片的基本开关单元。　　MOSFET： 金属氧化物半导体场效应晶体管。最常见的晶体管类型。　　FinFET： 鳍式场效应晶体管。3D结构晶体管，用于先进节点。　　GAA： 环绕栅极晶体管。FinFET的后继技术。　　7. Interconnect： 互连线。连接晶体管的金属导线。　　BEOL： 后道工艺。制造互连线的过程。　　Damascene Process： 大马士革工艺。制造铜互连的主流工艺。　　三、封装与测试　　1. Back End Of Line / OSAT： 后道工艺 / 外包半导体封装和测试厂商。指芯片制造完成后的封装和测试环节，通常由专门的封测厂完成。　　Assembly： 封装/组装。　　Packaging： 封装。　　Test： 测试。　　2. Wafer Test / CP： 晶圆测试/中测。在晶圆切割前对每个芯片进行基本功能测试。　　3. Dicing / Scribing： 划片/切割。将晶圆切割成单个芯片。　　4. Die： 裸片/晶粒。切割下来的单个芯片。　　5. Packaging Types： 封装类型　　TSV： 硅通孔。穿透硅片的垂直电连接通道。　　Interposer： 中介层。连接不同裸片的硅基板或有机基板。　　DIP： 双列直插式封装。　　SOP/SOIC： 小外形封装。　　QFP： 四方扁平封装。　　BGA： 球栅阵列封装。　　LGA： 栅格阵列封装。　　CSP： 芯片尺寸封装。封装尺寸接近芯片尺寸。　　WLP： 晶圆级封装。在晶圆上进行大部分封装步骤。　　SiP： 系统级封装。将多个不同功能的裸片封装在一个模块内。　　MCM： 多芯片模块。　　2.5D / 3D IC： 2.5维/三维集成电路。使用硅中介层或TSV实现裸片堆叠的高密度封装技术。　　6. Final Test / FT： 成品测试。封装完成后对芯片进行的全面功能和性能测试。　　7. Burn-in： 老化测试。在高温高压下测试芯片的长期可靠性。　　8. Quality Control / QC： 质量控制。　　四、材料与设备　　1. Materials：　　Silicon Wafer： 硅晶圆。　　Photoresist： 光刻胶。　　Mask Blank： 掩模版基板。　　Electronic Gases： 电子气体(如高纯氮气、氩气、特殊气体)。　　CMP Slurry： CMP研磨液。　　Targets： 靶材(用于PVD)。　　Precursors： 前驱体(用于CVD/ALD)。　　Wet Chemicals： 湿电子化学品(酸、碱、溶剂等)。　　Lead Frame： 引线框架。　　Substrate： 封装基板。　　Molding Compound： 塑封料。　　Underfill： 底部填充胶。　　Thermal Interface Material： 热界面材料。　　2. Equipment：　　Lithography Tool： 光刻机 (EUV Scanner, DUV Scanner/Stepper)。　　Etcher： 刻蚀机。　　Deposition Tool： 薄膜沉积设备 (CVD, PVD, ALD)。　　Ion Implanter： 离子注入机。　　CMP Tool： 化学机械抛光机。　　Furnace： 扩散炉/氧化炉。　　RTP： 快速热处理设备。　　Metrology & Inspection Tool： 量测检测设备。　　Wafer Cleaner： 清洗机。　　Prober： 探针台(用于Wafer Test)。　　Tester： 测试机(用于Wafer Test和Final Test)。　　Dicer： 划片机。　　Die Bonder： 固晶机/贴片机。　　Wire Bonder： 引线键合机。　　Molder： 塑封机。　　SMT： 表面贴装技术设备(用于将封装好的芯片贴到PCB上)。
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发布时间：2025-08-22 11:08 阅读量：324 继续阅读>>
安世半导体：NEX53100-Q100助您高效<span style='color:red'>设计</span>安全智能的车载USB充电
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安世半导体：NEX53100-Q100助您高效设计安全智能的车载USB充电

　　NEX53100-Q100是一颗车规级AEC-Q100的双口PD3.2快充协议控制器，外部搭配两路升降压转换器，可组成最高单口功率240W的双路快充方案，支持智能双口功率动态分配和基于温度与电池电压的功率管理。DPDM PHY兼容多种主流充电协议，完美适配车内多个充电场景，如车载主机USB、智能座舱多媒体中心、后排座椅充电器等，为乘客带来便捷快速的充电体验，消除旅途电量焦虑。　　产品特性　　▶AEC-Q100 Grade 1认证，-40℃~125℃ 工作环境温度　　▶3.6V-24V宽输入电压范围，VIN耐压高至40V　　▶支持USB PD3.2 扩展电压范围(EPR)，支持PPS和AVS，最高输出功率240W@ 48V5A　　▶MCU 内核支持智能双口动态功率分配和客制化充电管理程序开发　　▶MTP存储器支持通过OTA/I2C/Type-C CC线缆进行固件升级和程序调试　　▶VBUS/CC/DP/DM 引脚耐压高达40V，支持+/-8kV/+/-2kV HBM/CDM ESD, 板级可支持IEC 61000-4-2 level4 @ (8kV/15kV)　　▶集成Type-C端口水汽检测功能　　▶4x4 QFN-24带可焊侧翼封装　　产品优势　　实时动态功率分配　　NEX53100-Q100支持双路独立快充和实时动态功率分配，使供电设备可以根据当前充电设备的功率需求和可用功率动态调整充电功率。安世半导体的100W双口的车载USB 充电器方案可以做到每一个USB Type-C端口单独接入设备时提供全功率100W电力，双口同时接入设备时通过实时动态功率分配策略根据充电设备需求充分共享100W电力。当双口接入笔记本电脑和手机充电，USB PD 控制器实时检测可实时检测笔记本电脑充电端是否满功率运行，当接入低电量手机，可开放更大的功率实现手机PPS快充，提高充电效率同时可降本优化多端口的总功率预算。　　△ 图2 NEX53100-Q100实时动态功率提高充电效率　　Type-C端口水汽检测功能　　当车内充电线不小心甩进扶手箱上的水杯，Type-C端口会有水滴或者变得湿润，NEX53x00-Q100控制器内部程序能检测端口液体导致的电压不正常变化，从而停止供电并上报错误。此功能避免漏电腐蚀接口金属，延长汽车原装充电盒使用寿命。　　40V耐受强接口　　NEX53X00-Q100系列产品集成过压过流过温保护，VBUS/CC/DP/DM引脚具备40V过压耐受能力，支持+/-8kV/+/-2kV HBM/CDM ESD, 板级可支持IEC 61000-4-2 level4 @ (8kV/15kV)，提高芯片级可靠性，可为系统设计简化外围保护电路，降低成本。　　宽输入电压范围　　NEX53X00-Q100 系列USB PD 控制器具备3.6V-24V宽输入电压范围，其VIN引脚耐压高至40V ，支持直连12V汽车电瓶电源。该高低压范围支持USB PD充电器在汽车冷启动和负载突降等瞬态条件下稳定工作或正常保护。　　产品选型　　NEX53100-Q100双口USB PD3.2控制器和NEX53000-Q100单口USB PD3.2控制器已全面量产。单双口PD控制器都是4x4 QFN-24封装，引脚兼容，一套PCB可兼容不同规格要求。单口PD控制器芯片提供更多GPIO接口，您可根据项目需求灵活选用最合适的芯片设计系统。　　△ 图3 NEX53100-Q100 双口USB PD充电器应用示例
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发布时间：2025-08-21 11:46 阅读量：469 继续阅读>>
集成电路<span style='color:red'>设计</span>：地电平面反弹噪声和回流噪声是什么？
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集成电路设计：地电平面反弹噪声和回流噪声是什么？

　　在集成电路(IC)及电路板(PCB)设计中，地电平面反弹噪声与回流噪声是影响电路性能稳定性的重要因素。尤其在电流变化剧烈或地电平面分割的情况下，这两种噪声问题尤为突出。　　1.地电平面反弹噪声　　定义：地电平面反弹噪声(简称地弹)是指在电路中存在大电流涌动时，由于芯片封装与电源平面间的电感、电阻效应，导致真正的地平面(0V)上产生电压波动和变化的现象。　　产生原因：大量芯片输出同时开启，形成瞬态大电流，通过芯片与电源平面间的路径时，由于电感、电阻的存在，产生压降，使地平面电位偏离0V。　　影响因素：负载电容增大、负载电阻减小、地电感增大、同时开关器件数目增加，均会加剧地弹现象。　　2.回流噪声　　定义：回流噪声是由于地电平面(包括电源和地)被分割为多个区域(如数字地、模拟地、屏蔽地等)，当信号跨越不同地平面区域时，产生的电流回流路径上的噪声。　　产生原因：地平面分割导致信号路径上的电流不得不通过其他路径回流，如数字信号进入模拟地线区域时，产生的回流电流会干扰模拟电路。　　影响因素：电源层分割为不同电压等级(如2.5V、3.3V、5V等)，地电平面的分割程度，以及信号跨区域的频率和幅度。
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发布时间：2025-08-18 15:06 阅读量：261 继续阅读>>
如何理解芯片<span style='color:red'>设计</span>中的后端布局布线
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如何理解芯片设计中的后端布局布线

　　后端布局布线(Place and Route，PR)是集成电路设计中的一个重要环节，它主要涉及如何在硅片上合理地安排电路元器件的位置，并通过布线将这些元器件连接起来，以确保芯片能够正确地工作。这个过程是芯片设计的最后阶段之一，它将前端的逻辑设计转化为物理实现。　　1、布局(Place)：　　布局阶段的主要任务是确定电路元器件(如标准单元、存储单元等)在芯片上的具体位置。可以将布局比作一个城市的规划，设计师需要将不同的功能区域(如住宅区、商业区等)合理安排，以确保所有区域都能高效运作，并能提供足够的空间和基础设施。　　布局的关键步骤：　　元器件选择：首先，需要选择并定义设计中使用的标准单元(Standard Cells)。这些标准单元包括逻辑门、触发器、加法器等基本元件，所有这些元件将组合成完整的电路。　　位置优化：通过布局优化工具，设计人员将根据设计要求优化元器件的位置。例如，要考虑信号传输的距离、元器件之间的相互影响，以及芯片的功耗、面积等因素。　　区域划分：布局过程中，还会对芯片进行区域划分，确保高功耗电路与低功耗电路、模拟电路与数字电路的合理分布，避免信号干扰或不必要的功耗浪费。　　时钟树布局：时钟树是整个芯片的关键，布局时需要确保时钟信号能够均匀分布到每个触发器，避免时钟偏移等问题，保证芯片的同步工作。　　2、布线(Route)：　　布线是指将布局阶段确定的位置进行连接，形成完整的电路网络。布线过程类似于城市规划中的道路建设，设计人员需要为各个区域(元器件)之间提供有效的交通路线(电气连接)。布线不仅要确保各个元器件之间的连接，而且要优化信号传输的延迟和噪声。　　布线的关键步骤：　　信号线铺设：在布线阶段，设计工具会根据布局好的元器件位置，自动或手动设计信号线。每条信号线必须连接合适的元器件，并且避免交叉或短路。　　层次规划：布线不仅仅是在一个平面上进行，现代芯片的布线通常会使用多层金属线。每层金属线负责不同的功能，如电源、信号传输等。设计人员需要根据芯片的需求选择合适的布线层次和布线宽度，确保每条线路的承载能力和信号传输质量。　　时序优化：布线过程中需要优化信号传输的时序，确保数据能够在时钟周期内正确地传递。如果信号传输路径过长或者过于复杂，可能导致时序违例，影响芯片的稳定性和性能。　　信号完整性：在布线时，除了确保连接正确外，还需要注意信号的完整性。例如，减少串扰、避免信号反射、合理布置电源和地线等，以确保信号不会受到干扰。　　3、布局布线的优化目标：　　面积优化：在满足性能要求的前提下，尽量减少芯片的面积。面积过大不仅影响成本，还可能增加功耗和散热问题。　　功耗优化：布线时需要考虑功耗分布，减少高功耗元件与其他部分的交互，优化电源管理和时钟分布。　　时序优化：通过合理的布局和布线设计，确保信号的传输延迟符合时序要求，避免时序违例。　　制造可行性：布线过程中需要考虑到芯片制造工艺的限制，例如线路宽度、层间间距等，确保设计的物理实现能够顺利通过制造。　　4、后端布局布线的挑战：　　时序收敛问题：由于布线和布局优化的影响，时序收敛往往是一个挑战。设计人员需要多次迭代优化布局布线，以确保时序的满足。　　复杂度和规模：随着芯片规模的增大，布局布线的复杂度也大大增加。特别是对于多核、SoC芯片，布局布线的工作量和难度更为复杂。　　信号完整性和噪声问题：复杂的布线可能引入信号干扰和噪声，尤其是在高速信号传输时，这对电路的稳定性和性能产生很大影响。　　物理设计规则：在布线过程中，必须遵循制造工艺的物理设计规则(Design Rule)，如线路宽度、间距、过孔设计等，否则可能导致制造失败。　　5、后端布局布线的验证：　　在布局布线完成后，设计人员需要通过一系列验证工具进行检查：　　后仿验证：验证布局布线后的电路是否能够按预期功能工作，是否存在时序违例、信号丢失等问题。　　静态时序分析(STA)：检查所有信号的传播时间是否符合时钟周期要求，确保时序满足。　　设计规则检查(DRC)：验证版图是否符合制造工艺的设计规则，如线路宽度、层间间距等。　　版图与原理图一致性检查(LVS)：确保版图设计与原理图设计一致，电路逻辑没有错误。　　总结：后端布局布线(Place and Route，PR)是芯片设计中至关重要的步骤，它将抽象的电路设计转化为具体的物理实现。布局确定了电路元器件的位置，而布线则确保了这些元器件之间的电气连接。布局布线的优化不仅要考虑时序、面积、功耗等多个因素，还需要遵循制造工艺的要求。通过有效的布局布线设计，可以确保芯片的性能、稳定性和可靠性，为后续的制造和测试奠定基础。
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发布时间：2025-08-15 14:01 阅读量：296 继续阅读>>
从两层到八层板：详解PCB叠层<span style='color:red'>设计</span>的黄金法则
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从两层到八层板：详解PCB叠层设计的黄金法则

　　总的来说叠层设计主要要遵从两个规矩：　　1、每个走线层都必须有一个邻近的参考层(电源或地层);　　2、邻近的主电源层和地层要保持最小间距，以提供较大的耦合电容;　　下面列出从两层板到八层板的叠层来进行示例讲解：　　一、单面PCB板和双面PCB板的叠层　　对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑;　　单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。　　关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。　　单、双层板通常使用在低于10KHz的低频模拟设计中：　　1)在同一层的电源走线以辐射状走线，并最小化线的长度总和;　　2)走电源、地线时，相互靠近;在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取到这个回路，而不是其它地线路径。　　3)如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于线路板的厚度乘以信号线的长度。　　二、四层板的叠层　　1、SIG-GND(PWR)-PWR (GND)-SIG;　　2、GND-SIG(PWR)-SIG(PWR)-GND;　　对于以上两种叠层设计，潜在的问题是对于传统的1.6mm(62mil)板厚。层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽;特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。　　对于第一种方案，通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能，对于EMI性能来说并不是很好，主要要通过走线及其他细节来控制。主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射;增大板面积，体现20H规则。　　对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层，中间两层均为信号/电源层。信号层上的电源用宽线走线，这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低，也可通过外层地屏蔽内层信号辐射。从EMI控制的角度看，这是现有的最佳4层PCB结构。　　注意：中间两层信号、电源混合层间距要拉开，走线方向垂直，避免出现串扰;适当控制板面积，体现20H规则;如果要控制走线阻抗，上述方案要非常小心地将走线布置在电源和接地铺铜的下边。另外，电源或地层上的铺铜之间应尽可能地互连在一起，以确保DC和低频的连接性。　　三、六层板的叠层　　对于芯片密度较大、时钟频率较高的设计应考虑6层板的设计，推荐叠层方式：　　1、SIG-GND-SIG-PWR-GND-SIG;　　对于这种方案，这种叠层方案可得到较好的信号完整性，信号层与接地层相邻，电源层和接地层配对，每个走线层的阻抗都可较好控制，且两个地层都是能良好的吸收磁力线。并且在电源、地层完整的情况下能为每个信号层都提供较好的回流路径。　　2、GND-SIG-GND-PWR-SIG -GND;　　对于这种方案，该种方案只适用于器件密度不是很高的情况，这种叠层具有上面叠层的所有优点，并且这样顶层和底层的地平面比较完整，能作为一个较好的屏蔽层来使用。需要注意的是电源层要靠近非主元件面的那一层，因为底层的平面会更完整。因此，EMI性能要比第一种方案好。　　小结：对于六层板的方案，电源层与地层之间的间距应尽量减小，以获得好的电源、地耦合。但62mil的板厚，层间距虽然得到减小，还是不容易把主电源与地层之间的间距控制得很小。对比第一种方案与第二种方案，第二种方案成本要大大增加。因此，我们叠层时通常选择第一种方案。设计时，遵循20H规则和镜像层规则设计。　　四、八层板的叠层　　1、由于差的电磁吸收能力和大的电源阻抗导致这种不是一种好的叠层方式。它的结构如下：　　1)Signal 1 元件面、微带走线层2)Signal 2 内部微带走线层，较好的走线层(X方向)3)Ground4)Signal 3 带状线走线层，较好的走线层(Y方向)5)Signal 4 带状线走线层6)Power7)Signal 5 内部微带走线层8)Signal 6 微带走线层　　2、是第三种叠层方式的变种，由于增加了参考层，具有较好的EMI性能，各信号层的特性阻抗可以很好的控制。　　1)Signal 1 元件面、微带走线层，好的走线层2)Ground 地层，较好的电磁波吸收能力3)Signal 2 带状线走线层，好的走线层4)Power 电源层，与下面的地层构成优秀的电磁吸收5)Ground 地层6)Signal 3 带状线走线层，好的走线层7)Power 地层，具有较大的电源阻抗8)Signal 4 微带走线层，好的走线层　　3、最佳叠层方式，由于多层地参考平面的使用具有非常好的地磁吸收能力。　　1)Signal 1 元件面、微带走线层，好的走线层2)Ground 地层，较好的电磁波吸收能力3)Signal 2 带状线走线层，好的走线层4)Power 电源层，与下面的地层构成优秀的电磁吸收5)Ground 地层6)Signal 3 带状线走线层，好的走线层7)Ground 地层，较好的电磁波吸收能力8)Signal 4 微带走线层，好的走线层　　对于如何选择设计用几层板和用什么方式的叠层，要根据板上信号网络的数量，器件密度，PIN密度，信号的频率，板的大小等许多因素。对于这些因素我们要综合考虑。　　对于信号网络的数量越多，器件密度越大，PIN密度越大，信号的频率越高的设计应尽量采用多层板设计。为得到好的EMI性能最好保证每个信号层都有自己的参考层。
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发布时间：2025-08-08 14:18 阅读量：297 继续阅读>>
工信部：上半年我国集成电路<span style='color:red'>设计</span>收入2022亿元，同比增长18.8%
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工信部：上半年我国集成电路设计收入2022亿元，同比增长18.8%

　　据工信微报官微消息，8月1日，工信部发布了2025年上半年软件业运行情况。　　2025年上半年，我国软件和信息技术服务业(以下简称“软件业”)运行态势良好。软件业务收入70585亿元，同比增长11.9%;软件业利润总额8581亿元，同比增长12.0%;软件业务出口283亿美元，同比增长5.3%。　　上半年，软件产品收入15441亿元，同比增长10.6%，占全行业收入比重为21.9%。其中，基础软件产品收入903亿元，同比增长13.8%;工业软件产品收入1445亿元，同比增长8.8%。　　上半年，信息技术服务收入48362亿元，同比增长12.9%，占全行业收入的68.5%。其中，云计算、大数据服务共实现收入7434亿元，同比增长12.1%，占信息技术服务收入的15.4%;集成电路设计收入2022亿元，同比增长18.8%;电子商务平台技术服务收入5882亿元，同比增长10.2%。
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发布时间：2025-08-06 11:02 阅读量：364 继续阅读>>
瑞萨电子：紧凑型连续血糖监测（CGM）参考<span style='color:red'>设计</span>，提升患者舒适度和经济实惠
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瑞萨电子：紧凑型连续血糖监测（CGM）参考设计，提升患者舒适度和经济实惠

　　糖尿病影响着全球超过10%的人口(数据来源：国际糖尿病联盟)，由于其并发症种类繁多且缺乏直接有效的治疗方法，带来了巨大的健康风险。　　连续血糖监测(CGM)已被证明能够彻底改变患者生活的革命性技术，通过赋予患者对日常生活的自主决策权，显著提升了他们的生活质量。　　CGM测量的是皮肤间质液的葡萄糖浓度(图1)。因此，与血液测量相比，它的侵入性更小，并且可以舒适地佩戴在患者皮肤上数天。　　图1：图片来自DiabetesWise.org。该图描述了血管上方的皮肤层，并显示了可靠的血糖信息如何存在于间质液中，而不是血液中。　　通过CGM系统每隔几分钟收集一次的数据，可以传输到医疗读取器或智能手机，然后与医疗机构共享，供专业人员记录和分析。此外，来自联网患者的持续数据流正在推动基于先进人工智能的预测模型的发展，以实现更有效的糖尿病管理和研究。　　CGM技术的研究重点是开发更准确、更安全、更小型化、更耐用且更具成本效益的解决方案。其目标是确保长期可及性和广泛应用，而电子产品在克服这些挑战方面发挥着关键作用。　　大多数商用CGM系统采用放置在患者皮肤上的电化学安培传感器。这些传感器测量与血糖浓度成比例的小电流，然后由模拟前端(AFE)电路处理并转换为数字信号。该信号由微控制器(MCU)处理，并通过低功耗蓝牙(BLE)传输到医疗读取器。该系统由一次性纽扣电池供电。　　瑞萨电子和Xmoore Microelectronics近期开发的参考设计介绍了CGM技术的一些最新进展。该设计采用紧凑高效的系统，包含模拟前端(AFE)、低功耗蓝牙(BLE)SoC和用于数据存储的小型外部闪存。低功耗蓝牙SoC不仅可以处理血糖数据，还可以将其无线传输到医疗读取器或智能手机，为患者和医疗保健提供者带来极大的便利。　　如图2所示，该参考设计展示了一种超紧凑的解决方案，其中低功耗蓝牙SoC和AFE均由1.5V氧化银纽扣电池供电，无需任何外部直流升压电路，这在尺寸和电源效率方面带来了显著提升。整个系统(包括电池)仅占18毫米的空间，这使得CGM制造商能够生产出比目前市面上更小、更薄的皮肤贴片。这种小型化设计减少了传统CGM设备通常带来的笨重感和不适感，从而提高了患者的舒适度，并鼓励患者更好地遵守血糖监测方案。此外，使用低电压商用电池进一步降低了设备的总成本。　　图2：该参考设计采用了Xmoore开发的模拟前端(AFE)和瑞萨提供的蓝牙®片上系统(SoC)。　　如图3所示，这款成本效益高且紧凑的解决方案使参考设计在市场上极具竞争力。更小的尺寸，加上BLE SoC和AFE的高能效，确保CGM系统在功能或性能方面保持经济实惠。这种成本效益对于让更广泛的人群更容易获得持续血糖监测尤为重要，尤其是在保险覆盖范围有限或患者难以获得昂贵医疗设备财政补贴的地区。　　图3：该参考设计集成了Xmoore开发的模拟前端(AFE)和瑞萨提供的蓝牙®片上系统(SoC)。　　该系统由标准1.5V电池供电，可集成到一个18毫米的紧凑贴片中，大小与一枚一角美元硬币相当。　　通过提高糖尿病管理工具的可及性，这项技术可以在减少糖尿病相关的长期健康并发症方面发挥关键作用。随着越来越多的患者能够使用可靠且经济高效的连续血糖监测(CGM)系统，糖尿病相关健康问题的负担将显著减轻，从而改善全球数百万人的健康状况，提高生活质量。　　综上所述，瑞萨和Xmoore Microelectronics联合推出的全新CGM参考设计为糖尿病护理带来了激动人心的突破。微型化、高能效和低成本的结合使其成为市场上极具竞争力的解决方案。通过为患者提供更高的舒适度并降低总体成本，该参考设计有望扩大改变生活的糖尿病管理工具的可及性，最终在全球范围内改善糖尿病的预防和管理效果。　　瑞萨DA14531超低功耗蓝牙®片上系统配备2.4GHz收发器和Arm® Cortex®-M0+微控制器，采用紧凑的3.0mmx2.2mm封装。其配置可延长电池续航时间，它允许在1.5V电池放电周期中持续运行，即使输出电压已低于其额定值。当需要更大RAM时，DA14535也是一个不错的选择。　　XMOORE AFE XMB1000可与2至4端子电化学传感器配合使用，并集成0°C至50°C温度传感器。该器件可在低至1V的电源电压下工作而不会降低性能，并采用2.0mmx2.0mm的BGA封装，仅需极少的被动元件。
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发布时间：2025-08-06 10:57 阅读量：471 继续阅读>>
雷卯电子：防静电和浪涌TVS layout<span style='color:red'>设计</span>要点
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雷卯电子：防静电和浪涌TVS layout设计要点

　　最新的AR,VR,5G产品，新的电子产品更智能、更复杂，嵌入了脆弱和敏感的集成电路。这些设备的环境往往很恶劣，产生高水平静电和快速瞬态浪涌。这些ESD器件可能会干扰设备，从故障到集成电路的破坏。　　将这些问题最小化的最佳方法是从PCB入口放置瞬态电压抑制器(TVS)，放置在可能出现浪涌的地方;但在选择这些组件PCB布局必须小心，以确保最好的保护。　　电磁兼容可靠性要求　　很明显，敏感部件可能会出现静电损坏风险。国际电工委员会IEC委员会定义了标准，该标准定义了四种严重等级，对应于四种电压等级，有两种放电、接触和空气类型。对接触放电的类别与电压水平和电流波形的定义显示了对接触放电的这些类别的定义以及与不同电压水平的波形的定义。　　下表是IEC61000-4-2规定最新定义的接触静电放电的波形4级测试要求，附带测试标准波形的具体时间和电压图。　　线路中TVS设置　　大家都知道要在接口处设置TVS保护器件，但有时候达不到理想的测试效果，这里要分析一下原因：　　1、TVS型号选型不当;　　2、PCB设计不合理，导致TVS保护效果不佳　　这里主要讨论在PCB上怎么合理设计让TVS发挥最大的保护功效。　　这里就要考虑线路上的各种寄生电感，包括TVS管脚自身的寄生感值。这会影响静电或浪涌发生时后端IC处的箝位电压Vc值。　　TVS本身遵从以下公式：　　VCL = VBR + RD × IPPR为TVS本身的寄生电容值，越小的产品他的箝位电压会更好，更有效保护IC，IPP是测试瞬间通过TVS本身的电流值。　　在测试图中，A点的电压并不是Vc值，Va电压需要加上TVS 两端的电压。　　LIN和LIC由PATH通常由线路的控制阻抗(例如50Ω或100 Ω差分)驱动。为了迫使浪涌电流通过保护电路，我们必须确保LGND和LTVS路径尽可能低。此外，为了减少PCB上的辐射，最好的方法是将保护电路尽可能靠近连接器针脚。　　以下有三种TVS在板子上的接线方式，供大家选择优劣。　　以上ABC的设置方式，大家可以评论哪种方式最好。答案是C　　设计案例　　需要考虑未被保护的路径远离在保护路径上，否则会有EMI干扰的风险。　　总结　　以上我们看到，为了限制各种寄生电路的布局，必须注意产生的过电压和电磁干扰。注意接地连接和将TVS放置在正确的方式上，保证一个成功的电路，以确保设备的高可靠性水平的关键。综上所述，以下要点：确保保护装置连接到地面尽可能短，尽量减少寄生电感路径从静电电源到保护组件，然后从保护组件到芯片保护(而不是从静电电源到芯片保护，然后保护连接到该路径)。这也是一种避免寄生电感，将保护组件尽可能接近ESD源：这将最小化PCB上的EMI，与其他路径耦合化PCB上的EMI，与其他路径耦合。
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发布时间：2025-08-05 13:28 阅读量：439 继续阅读>>

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